© 2004 Victor Vengerov vvv@oktetlabs.ru
http://www.oktetlabs.ru/~vvv/es-2004
- Главная
- Разное
- Дизайн
- Бизнес и предпринимательство
- Аналитика
- Образование
- Развлечения
- Красота и здоровье
- Финансы
- Государство
- Путешествия
- Спорт
- Недвижимость
- Армия
- Графика
- Культурология
- Еда и кулинария
- Лингвистика
- Английский язык
- Астрономия
- Алгебра
- Биология
- География
- Детские презентации
- Информатика
- История
- Литература
- Маркетинг
- Математика
- Медицина
- Менеджмент
- Музыка
- МХК
- Немецкий язык
- ОБЖ
- Обществознание
- Окружающий мир
- Педагогика
- Русский язык
- Технология
- Физика
- Философия
- Химия
- Шаблоны, картинки для презентаций
- Экология
- Экономика
- Юриспруденция
Встроенные Системы презентация
Содержание
- 1. Встроенные Системы
- 2. HDL – Hardware Description Language HDL используются
- 3. Абстракция Дизайна HDL позволяют иерархически описать систему
- 4. Абстракция Описания HDL позволяет описывать систему с
- 5. HDL Design Flow Уровни абстракции Verilog: Behavioral
- 6. Simulation (Моделирование) Программа на Verilog может быть
- 7. PLI – Programming Language Interface Описание Verilog
- 8. Синтез Не каждая конструкция Verilog может быть
- 9. Изготовление ИС
- 10. Фотолитография
- 11. Маска Маска – стеклянная пластина, покрытая хромом,
- 12. FPGA – Field Programmable Gate Array Устройство,
- 13. FPGA (продолжение) FPGA может быть интегрировано в
HDL – Hardware Description Language HDL используются для концептуальной разработки цифровых интегральных схем. Наиболее распространенные HDL: Verilog VHDL
Слайд 1Встроенные Системы
Часть 7. Технология разработки и производства ИС
Кафедра Информатики, мат-мех СПбГУ
Copyright
Слайд 2HDL – Hardware Description Language
HDL используются для концептуальной разработки цифровых интегральных
схем.
Наиболее распространенные HDL:
Verilog
VHDL
Наиболее распространенные HDL:
Verilog
VHDL
Слайд 3Абстракция Дизайна
HDL позволяют иерархически описать систему как совокупность блоков (черных ящиков),
имеющих внешние интерфейсы.
Блок может быть описан как состоящий из составных блоков.
Абстрагирование позволяет скудному человеческому мозгу иметь дело с очень сложными системами.
Блок может быть описан как состоящий из составных блоков.
Абстрагирование позволяет скудному человеческому мозгу иметь дело с очень сложными системами.
Слайд 4Абстракция Описания
HDL позволяет описывать систему с различными уровнями детализации.
Обычно разработка ведется
сверху вниз, путем последовательного уточнения дизайна.
Слайд 5HDL Design Flow
Уровни абстракции Verilog:
Behavioral – система описывается как совокупность параллельных
алгоритмов
RTL (Register-Transfer Level) – система описывается в терминах регистров и пересылок данных.
Gate Level – система описана как сеть базовых логических примитивов. Заданы временные свойства элементов и связей. Gate Level обычно синтезируется из RTL.
RTL (Register-Transfer Level) – система описывается в терминах регистров и пересылок данных.
Gate Level – система описана как сеть базовых логических примитивов. Заданы временные свойства элементов и связей. Gate Level обычно синтезируется из RTL.
Слайд 6Simulation (Моделирование)
Программа на Verilog может быть промоделирована.
Обычно моделирование осуществляется в тестовом
окружении (test bench).
Используя встроенные функции, в процессе моделирования можно выполнять вывод данных на экран или собирать трассу интересующих сигналов.
Используя встроенные функции, в процессе моделирования можно выполнять вывод данных на экран или собирать трассу интересующих сигналов.
Слайд 7PLI – Programming Language Interface
Описание Verilog и VHDL включает также C-интерфейс,
позволяющий программному коду на языке C выполняться во время моделирования Verilog-программы.
PLI позволяет получить полную информацию о структуре и состоянии системы.
PLI позволяет получить полную информацию о структуре и состоянии системы.
Слайд 8Синтез
Не каждая конструкция Verilog может быть синтезирована.
Technology library – определяет особенности
технологического процесса (набор базовых элементов)
Constraints – параметры, описывающие что мы ждем от результата синтеза (скорость, площадь, …)
Netlist – код на Verilog или в другом виде, описывающий соединения базовых элементов.
Constraints – параметры, описывающие что мы ждем от результата синтеза (скорость, площадь, …)
Netlist – код на Verilog или в другом виде, описывающий соединения базовых элементов.
Слайд 11Маска
Маска – стеклянная пластина, покрытая хромом, на которой вытравлен «рисунок» соответствующего
слоя, в соответствии с библиотекой технологии и синтезированной сетью.
Длина световой волны, используемой при проецировании на подложку (wafer – вафля) – важная характеристика технологического процесса.
Длина световой волны, используемой при проецировании на подложку (wafer – вафля) – важная характеристика технологического процесса.
Слайд 12FPGA – Field Programmable Gate Array
Устройство, позволяющее запрограммировать логику своей работы.
Представляет
из себя регулярную структуру из базовых логических блоков (CLB), блоков ввода/вывода, матрицы соединений.
Дорого при массовом использовании, выгодно при мелкосерийном производстве и прототипировании.
Дорого при массовом использовании, выгодно при мелкосерийном производстве и прототипировании.
Слайд 13FPGA (продолжение)
FPGA может быть интегрировано в одном устройстве с готовыми типовыми
ядрами (CPU core, интерфейсы и т.д.)
