- Главная
- Разное
- Дизайн
- Бизнес и предпринимательство
- Аналитика
- Образование
- Развлечения
- Красота и здоровье
- Финансы
- Государство
- Путешествия
- Спорт
- Недвижимость
- Армия
- Графика
- Культурология
- Еда и кулинария
- Лингвистика
- Английский язык
- Астрономия
- Алгебра
- Биология
- География
- Детские презентации
- Информатика
- История
- Литература
- Маркетинг
- Математика
- Медицина
- Менеджмент
- Музыка
- МХК
- Немецкий язык
- ОБЖ
- Обществознание
- Окружающий мир
- Педагогика
- Русский язык
- Технология
- Физика
- Философия
- Химия
- Шаблоны, картинки для презентаций
- Экология
- Экономика
- Юриспруденция
Цифровая схемотехника. Счетчики VHDL. (Лекция 12) презентация
Содержание
- 1. Цифровая схемотехника. Счетчики VHDL. (Лекция 12)
- 2. 2013 Счетчики. Простой суммирующий счетчик. LIBRARY ieee;
- 3. 2013 BEGIN PROCESS (clk) BEGIN --
- 4. 2013 Временные диаграммы
- 5. 2013 Временные диаграммы
- 6. 2013 Диаграммы без учета задержек
- 7. 2013 Функциональная симуляция Это моделирование без учета
- 8. 2013 Выбор типа симуляции
- 9. 2013 Генерация файла связей Меню: Processing -> Generate Functional Simulation Netlist
- 10. 2013 Счетчик на RTL уровне
- 11. 2013 Счетчик на уровне ЛЭ ПЛИС
- 12. 2013 Реверсивный счетчик library ieee; use ieee.std_logic_1164.all;
- 13. 2013 architecture rtl of count is signal
- 14. 2013 process (clk) variable cnt : integer
- 15. 2013 Временные диаграммы работы счетчика.
- 16. 2013 Счетчик на RTL уровне
- 17. 2013 Счетчик с асинхронным сбросом, синхронной предустановкой
- 18. 2013 BEGIN PROCESS (clk, clrn) BEGIN IF clrn = '0' THEN csignal
- 19. 2013 Счетчик. Асинхронный сброс -- clrn
- 20. 2013 Счетчик. Синхронная загрузка ELSIF (clk'EVENT
- 21. 2013 Счетчик. Синхронное разрешение счета. IF ena
- 22. 2013 Временные диаграммы работы счетчика.
- 23. 2013 Диалог шаблонов. Готовые проекты
- 24. 2013 Дополнительная литература Quartus II Handbook. Vol.
- 25. 2013 Внеклассное чтение. Идем в библиотеку http://www.vokrugsveta.ru/vs/article/7353/
Слайд 22013
Счетчики.
Простой суммирующий счетчик.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY count IS
PORT (clk: IN STD_LOGIC;
out_data: OUT INTEGER
RANGE 0 TO 15);
END count;
ARCHITECTURE a OF count IS
-- внутренний сигнал, так как выход
-- не может быть аргументом в выражении
SIGNAL csignal: INTEGER RANGE 0 TO 15;
END count;
ARCHITECTURE a OF count IS
-- внутренний сигнал, так как выход
-- не может быть аргументом в выражении
SIGNAL csignal: INTEGER RANGE 0 TO 15;
Слайд 32013
BEGIN
PROCESS (clk)
BEGIN
-- проверка наличия фронта
IF (clk'EVENT AND clk = '1') THEN
--
увеличение на единицу
-- проверки на переполнение нет
csignal <= csignal + 1;
END IF;
END PROCESS;
out_data<= csignal;
END a;
-- проверки на переполнение нет
csignal <= csignal + 1;
END IF;
END PROCESS;
out_data<= csignal;
END a;
Слайд 72013
Функциональная симуляция
Это моделирование без учета задержек
Для запуска:
Выбрать функциональную симуляцию.
Сгенерировать лист связей
для функциональной симуляции (Functional Simulation Netlist)
Запустить симуляцию
Запустить симуляцию
Слайд 122013
Реверсивный счетчик
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity count is
generic (
MIN_COUNT : natural :=
0;
MAX_COUNT : natural := 7);
port (clk : in std_logic;
reset : in std_logic;
enable : in std_logic;
updown : in std_logic;
q : out integer range MIN_COUNT to MAX_COUNT);
end entity;
MAX_COUNT : natural := 7);
port (clk : in std_logic;
reset : in std_logic;
enable : in std_logic;
updown : in std_logic;
q : out integer range MIN_COUNT to MAX_COUNT);
end entity;
Слайд 132013
architecture rtl of count is
signal direction : integer;
begin
-- внутренний сигнал выбора
направления счета
-- если сигнал равен 1 – сложение
-- «-1» - вычитание
process (updown)
begin
if (updown = '1') then
direction <= 1;
else
direction <= -1;
end if;
end process;
-- если сигнал равен 1 – сложение
-- «-1» - вычитание
process (updown)
begin
if (updown = '1') then
direction <= 1;
else
direction <= -1;
end if;
end process;
Слайд 142013
process (clk)
variable cnt : integer range MIN_COUNT to MAX_COUNT;
begin
if (rising_edge(clk)) then
--
синхронный сбос
if reset = '1' then
cnt := 0;
-- проверка сигнала разрешения работы
elsif enable = '1' then
-- счет
cnt := cnt + direction;
end if;
end if;
q <= cnt;
end process;
end rtl;
if reset = '1' then
cnt := 0;
-- проверка сигнала разрешения работы
elsif enable = '1' then
-- счет
cnt := cnt + direction;
end if;
end if;
q <= cnt;
end process;
end rtl;
Слайд 172013
Счетчик с асинхронным сбросом, синхронной предустановкой и сигналом разрешения счета.
LIBRARY ieee;
USE
ieee.std_logic_1164.all;
ENTITY count IS
PORT
(d: IN INTEGER RANGE 0 TO 15;
clk: IN STD_LOGIC;
clrn: IN STD_LOGIC;
ena: IN STD_LOGIC;
load: IN STD_LOGIC;
out_data: OUT INTEGER RANGE 0 TO 15
);
END count;
ARCHITECTURE a OF count IS
SIGNAL csignal: INTEGER RANGE 0 TO 15;
ENTITY count IS
PORT
(d: IN INTEGER RANGE 0 TO 15;
clk: IN STD_LOGIC;
clrn: IN STD_LOGIC;
ena: IN STD_LOGIC;
load: IN STD_LOGIC;
out_data: OUT INTEGER RANGE 0 TO 15
);
END count;
ARCHITECTURE a OF count IS
SIGNAL csignal: INTEGER RANGE 0 TO 15;
Слайд 182013
BEGIN
PROCESS (clk, clrn)
BEGIN
IF clrn = '0' THEN csignal
AND clk = '1') THEN
IF load = '1' THEN csignal <= d;
ELSE
IF ena = '1' THEN
csignal <= csignal + 1;
ELSE
csignal <= csignal;
END IF;
END IF;
END IF;
END PROCESS;
out_data<= csignal;
END a;
IF load = '1' THEN csignal <= d;
ELSE
IF ena = '1' THEN
csignal <= csignal + 1;
ELSE
csignal <= csignal;
END IF;
END IF;
END IF;
END PROCESS;
out_data<= csignal;
END a;
Слайд 192013
Счетчик.
Асинхронный сброс
-- clrn – сигнал сброса:
-- 0 – сброс,
1 – работа счетчика
IF clrn = '0' THEN csignal <= '0';
-- проверка на наличие фронта тактового
-- сигнала
ELSIF (clk'EVENT AND clk = '1') THEN
…
END IF;
IF clrn = '0' THEN csignal <= '0';
-- проверка на наличие фронта тактового
-- сигнала
ELSIF (clk'EVENT AND clk = '1') THEN
…
END IF;
Слайд 202013
Счетчик.
Синхронная загрузка
ELSIF (clk'EVENT AND clk = '1') THEN
-- пришел фронт
сигнала
-- если активен сигнал загрузки load – запись
-- входных данных в переменнную csignal
IF load = '1' THEN csignal <= d;
ELSE
IF ena = '1' THEN csignal <= csignal + 1;
ELSE csignal <= csignal;
END IF;
END IF;
-- если активен сигнал загрузки load – запись
-- входных данных в переменнную csignal
IF load = '1' THEN csignal <= d;
ELSE
IF ena = '1' THEN csignal <= csignal + 1;
ELSE csignal <= csignal;
END IF;
END IF;
Слайд 212013
Счетчик.
Синхронное разрешение счета.
IF ena = '1' THEN
-- если активен сигнал
разрешения ena
-- то производится инкремент переменной
csignal <= csignal + 1;
ELSE csignal <= csignal;
END IF;
-- то производится инкремент переменной
csignal <= csignal + 1;
ELSE csignal <= csignal;
END IF;
Слайд 242013
Дополнительная литература
Quartus II Handbook. Vol. 1. Part 6. Recommended HDL Coding
Styles.
Xilinx HDL Coding Techniques. http://www.xilinx.com/itp/3_1i/data/fise/xst/chap02/xst02000.htm
Xilinx HDL Coding Techniques. http://www.xilinx.com/itp/3_1i/data/fise/xst/chap02/xst02000.htm
Слайд 252013
Внеклассное чтение. Идем в библиотеку
http://www.vokrugsveta.ru/vs/article/7353/
http://travel.tochka.net/7531-samye-krasivye-biblioteki-mira-shest-must-visit/
http://www.zotero.org/
http://www.aquarium.ru/discography/biblioteka223.html
http://www.library.ru/lib/book.php?b_uid=42
http://ieeexplore.ieee.org/
http://www.elsevier.com/
