Структура процессора Itanium презентация

буфер TLB

B

B

B

M

M

I

I

F

F

Стек регистров / вращение регистров

Прогнозирование, обработка исключений

128 целочисленных регистров

128 регистров ПТ

Блоки ветвле-ния

Блоки ветвле-ния

Блоки ветвления

Целочисл. и ММ функц. блоки

Кэш данных L1
и БПА данных ( включая TLB)

ALAT

Функц.
блоки ПТ

Контроллер системной шины

Регистры прогнозирования и ветвления

Буфер разделения

8 связок

КЭШ команд L1 и механизм выборки/выборки с упреждением

Ширина шины 64 бита; 266МГц

ядро

Блоки умножения с накопл.

процессоров;
∙ Память PC100;
∙ КЭШ 1-го уровня: 32КБ;
2-го уровня: 96КБ;
3-го уровня: 2МБ, 4МБ;
∙ Частота интерфейса
ввода/вывода PCI-66 МГц;
∙ Частота системной шины 266МГц.

Характеристики процессора Itanium

82-битных вещественных регистров FR0-FR127;
∙ 64 1-битных предикатных регистра PR0-PR63;
∙ 8 64-битных регистров ветвлений BR0-BR7;
∙ специальные прикладные регистры AR0-AR127, среди
которых регистры поддержки циклов и вызовов функций;
∙ набор системных регистров: регистры регионов, ключей
защиты, буферов TLB, управляющие CR0-CR81 и ряд других.

Для обеспечения высокой производительности
архитектура Itanium обладает следующими ресурсами:

0

Указатель команд

br0
br1
br2

63 0

Регистры ветвлений

br7

CFM

37 0

Маркер текущего фрейма

5 0

Маска пользователя

63 0

cpuid0
cpuid1

cpuidn

Идентификаторы процессора

63 0

pmd0
pmd1

pmdm

Регистры данных монитора производительности

RSC

BSP

BSPSTORE

EFLAG

CSD

SSD

CFLG

FSR

FIR

PFS

LC

ar0

ar7

ar16
ar17
ar18
ar19

ar21

ar24

ar25

ar26

ar27

ar28

ar29

ar30

ar32

ar36

ar40

ar44

ar64

ar65

ar66

ar127

EC

ITC

UNAT

RNAT

KR7

KR0

FCR

FDR

CCV

FPSR

Регистры общего назначения

gr0
gr1-3
gr4

63 0

0

gr7
gr8

gr31
gr32

gr127

nats

0

fr0
fr1
fr2-5

fr6-7
fr8

fr31
fr32

fr127

Регистры плавающей точки

0.0

1.0

81 0

gr16

Рег. банк

Набор прикладных регистров процессора Itanium

Не используются при выполнении программ IA–32

результата

Доставка команд
Распределе-ние 6 команд по 9 портам
Перераспр. регистров
Сохранение содержимого регистров

Входной каскад

Выборка/выборка с
упреждением 6
команд/такт
Предсказание
ветвления

Доставка операндов
Чтение и обход
регистрового файла
Прогнозирова− ние зависимостей

Конвейер процессора Itanium.

Количество ступеней конвейера - 10.
Параллельно выполняется до 6 команд в течение одного такта.
формирование адреса следующей команды (IP generation),
фиксация команд (FET – fetch),
загрузка команд (ROT – instruction rotation),
разворачивание команд (EXP – expand),
переименование регистров (REN register rename),
декодирования (WLD – word line decode) ,
чтения содержимого регистров (REG – register read),
непосредственно исполнение (EXE),
определения исключений (DET – exception detection),
запись изменений (WRB – write back), если всё нормально.

TLB

B

B

B

M

M

I

I

F

F

Стек регистров / вращение регистров

Прогнозирование, обработка исключений

128 целочисленных регистров

128 регистров ПТ

Блоки ветвле-ния

Блоки ветвле-ния

Блоки ветвления

Кэш данных L1
и БПА данных (включая TLB)

ALAT

Функц
блоки ПТ

Контроллер системной шины

Регистры прогнозирования и ветвления

Буфер разделения

8 связок

КЭШ команд L1 и механизм выборки/выборки с упреждением

M

M

Кэш L2

Целочисл. и ММ функц. блоки

Ширина шины 128 бит; 400МГц.

Блоки умножения с накопл.

EPIC;
∙ Усовершенствованная архитектура машинной проверки
(MCA) с расширенными возможностями кода коррекции
ошибок (ECC);
∙ КЭШ 1-го уровня: 32КБ (команд и данных);
2-го уровня: 256КБ;
3-го уровня: 6МБ, 4МБ и 3МБ (встроенная);
∙ Частота интерфейса
ввода/вывода PCI-66 МГц;
∙ Частота системной шины 400МГц, 128-разрядная;
пропускная способность: 6,4 ГБ/с;

Характеристики процессора Itanium 2

6 команд в течение одного такта.
Этапы конвейера
формирование адреса следующей команды (IP generation),
загрузка команд (ROT – instruction rotation),
разворачивание команд (EXP – expand),
переименование регистров (REN register rename),
чтения содержимого регистров (REG – register read),
непосредственно исполнение (EXE),
определения исключений (DET – exception detection),
запись изменений (WRB – writeback), если всё нормально.
По сравнению с Itanium отсутствуют этапы FET и WLD.

(Template). Задает тип области инструкции и тип самой инструкции.

0

1.Имеется 5 типов областей инструкций (instruction slot): M, I, F, B, и L;
2.Имеется 6 типов инструкций: M, I, A, F, B, L;
3.Имеется 12 основных типов шаблонов: MII, MI_I, MLX,
MMI, M_MI, MFI, MMF, MIB, MBB, BBB, MMB, MFB.

наличие ресурсной зависимости между предыдущими и последующими инструкциями