- Главная
- Разное
- Дизайн
- Бизнес и предпринимательство
- Аналитика
- Образование
- Развлечения
- Красота и здоровье
- Финансы
- Государство
- Путешествия
- Спорт
- Недвижимость
- Армия
- Графика
- Культурология
- Еда и кулинария
- Лингвистика
- Английский язык
- Астрономия
- Алгебра
- Биология
- География
- Детские презентации
- Информатика
- История
- Литература
- Маркетинг
- Математика
- Медицина
- Менеджмент
- Музыка
- МХК
- Немецкий язык
- ОБЖ
- Обществознание
- Окружающий мир
- Педагогика
- Русский язык
- Технология
- Физика
- Философия
- Химия
- Шаблоны, картинки для презентаций
- Экология
- Экономика
- Юриспруденция
Программируемые логические устройства. Классические ПЛМ презентация
Содержание
- 1. Программируемые логические устройства. Классические ПЛМ
- 2. Способы достижения универсальности компонентов Программный. СБИС обрабатывают
- 3. Двухуровневая логика Inverting format (NOR-NOR)
- 4. Программируемые логические матрицы (ПЛМ) Основой ПЛМ служит
- 5. Архитектура ПЛМ
- 6. Программируемые логические матрицы (ПЛМ) Основными параметрами ПЛМ
- 7. Схемотехника ПЛМ Упрощенный вид биполярной ПЛМ Цепь
- 8. Реализация ПЛМ на транзисторах
- 9. Способы реализации ПЛМ ПЗУ ПМЛ
- 10. Programming a PROM
- 11. Схемотехника ПЛМ Воспроизведение скобочных форм переключательных функций
- 12. Схемотехника ПЛМ Для формирования прямого или инверсного выходного сигнала используются сумматоры по модулю 2
- 13. Схемотехника ПЛМ Расширение возможностей ПЛМ с использованием элементов ввода/вывода с тремя состояниями
- 14. Схемотехника ПЛМ Добавление к комбинационной части триггеров позволяет создавать устройства с памятью
- 15. Обобщенная структура классической ПЛМ
- 16. Дальнейшее развитие ПЛМ Недостаток классических ПЛМ –
- 17. Переход к универсальной ПЛМ From Smith97 i inputs, j minterms/macrocell, k macrocells
- 18. Архитектура логической ячейки классической универсальной ПЛМ
- 19. Архитектура классической универсальной ПЛМ
- 20. Универсальная ПЛМ Atmel Macrocell Primary inputs
- 21. Сложные программируемые логические интегральные схемы (CPLD) СПЛИС
- 22. Структура CPLD
- 23. Altera MAX
- 24. Altera MAX - Способы соединений
- 25. Логическая ячейка CPLD
- 26. Блок ввода/вывода CPLD
- 27. Программируемая матрица соединений CPLD
- 28. Сравнительные характеристики семейств CPLD
- 30. Базовые матричные кристаллы (БМК) БМК относятся к
- 31. Различные структуры БМК Базовая ячейка (1) и
- 32. Терминология, относящаяся к БМК Базовая ячейка (БЯ)
- 33. Терминология, относящаяся к БМК Способы организации ячеек
- 34. Терминология, относящаяся к БМК Библиотека функциональных ячеек
- 35. Терминология, относящаяся к БМК Пример библиотеки функциональных ячеек БМК фирмы Actel
- 36. Терминология, относящаяся к БМК Внутренняя область кристалла
- 37. Пример базовой ячейки БМК
- 38. Пример типичного БМК Random Logic Memory Subsystem LSI Logic LEA300K (0.6 μm CMOS)
- 39. Программируемые пользователем вентильные матрицы (FPGA) Топологически сходны
- 41. Структура FPGA
- 42. Структура логического блока FPGA Свойства и возможности
- 43. Структура логического блока FPGA Пример логического блока на основе транзисторных пар Реализуемая функция:
- 44. 2-входовый мультиплексор как программируемый блок F A 0 B S 1
- 45. Логическая ячейка Actel
- 46. Структура логического блока FPGA Пример логического блока на основе мультиплексоров Реализуемая логическая функция:
- 47. Логическая ячейка на основе ПЗУ
- 52. Структура логического блока FPGA на основе ПЗУ
- 55. Блок ввода/вывода FPGA
- 56. Система соединений FPGA
- 57. Структура переключательного блока (PSM) FPGA
- 58. Пример создания связи в FPGA
- 64. Дополнительные блоки FPGA Встроенные блоки памяти (небольшого объема) – 16х1 или 32х1 бит
- 65. Дополнительные блоки FPGA Блок интерфейса граничного сканирования (JTAG) – для отладки и конфигурирования FPGA
- 67. Характеристики семейства FPGA Микросхемы FPGA построены по
- 68. Пример кристалла FPGA Xilinx XC4000ex
- 71. Характеристики семейства FPGA
- 72. Системы на кристалле (SoC) Предпосылки появления «Систем
- 73. Пример системы на кристалле
- 74. Системы на кристалле (SoC) Архитектурные особенности SoC:
- 75. Системы на кристалле (SoC) К специализированным ядрам
- 76. Структура SoC ALTERA
- 77. Структура SoC XILINX Xilinx Vertex-II Pro Courtesy
- 78. Логическая ячейка SoC
- 79. Режимы настройки логической ячейки
- 80. Арифметический режим работы
- 81. Организация регистровой цепочки
- 82. Объединение логических ячеек в логический блок
- 83. Блок памяти SoC
- 84. Конфигурационные возможности блока памяти
- 85. Устройство коррекции ошибок для блока памяти
- 86. Блок памяти в режиме сдвигового регистра
- 87. Арифметический блок SoC
- 88. Архитектурные особенности арифметического блока
- 89. Последовательная загрузка данных в арифметическом блоке
- 90. Формирование обратной связи в арифметическом блоке
- 91. Блок управления тактовыми сигналами SoC
- 92. Структура блока PLL SoC
- 93. Блок ввода\вывода SoC
- 94. Работа блока ввода\вывода с дифференциальным сигналом
- 95. Программируемые аналоговые интегральные схемы (ПАИС) Соотношение между
- 96. Конденсатор в ключевом режиме
- 97. Переключамый конденсатор как резистор Сопротивление обратно
- 98. Изменение фазы (знака сопротивления)
- 99. Настройка собственной частоты изменением частоты переключения
- 100. Дискретизация входного сигнала Входной и выходной сигналы
- 101. Соотношение напряжений в схеме с переключаемыми конденсаторами
- 102. Переключаемые конденсаторы – базовый элемент ПАИС Они
- 103. Простые ПАИС Схема простой ПАИС ispPAC10 фирмы
- 104. Программируемый аналоговый блок (реализация фильтра)
- 105. Простые ПАИС (ispPAC20)
- 106. Простые ПАИС Специализированная ПАИС (ispPAC80) – предназначена для реализации ФНЧ 5-го порядка
- 107. Упрощенная схема ПАИС для реализации ФНЧ
- 108. Архитектура сложной конфигурируемой аналоговой матрицы фирмы Anadigm
- 109. Структура входной ячейки
- 110. Структура выходной ячейки
- 111. Структура конфигурируемого аналогового блока
- 112. Программируемые матрицы смешанной архитектуры В их состав
- 113. Пример матрицы со смешанной архитектурой (PSoC5 фирмы Cypress)
- 114. Архитектура процессорного ядра
- 115. Архитектура процессорного ядра
- 116. Встроенный блок ОЗУ
- 117. Блок интерфейса внешней памяти (EMIF)
- 118. Блок формирования тактовых частот
- 119. Сторожевой таймер
- 120. Структура блоков ввода/вывода
- 121. Массив программируемых цифровых блоков
- 122. Архитектура программируемого цифрового блока
- 123. Структура узла обработки данных
- 124. Пример настройки массива цифровых блоков
- 125. Встроенный контроллер шины CAN
- 126. Встроенный контроллер шины USB
- 127. Встроенный контроллер шины I2C
- 128. Встроенный блок конфигурируемого таймера
- 129. Массив программируемых аналоговых блоков
- 130. Сигма-дельта АЦП и АЦП последовательного приближения
- 131. Блок аналоговых компараторов
- 132. Режимы работы аналоговых ОУ
- 133. Программируемая аналоговая ячейка
- 134. Блок ЦАП
- 135. Интерфейс программирования и отладки JTAG
Способы достижения универсальности компонентов Программный. СБИС обрабатывают цифровые данные по заданной программе (микропроцессоры). Аппаратный. Состав и назначение СБИС определяется конечным приложением (программируемая логика).
Слайд 2Способы достижения универсальности компонентов
Программный. СБИС обрабатывают цифровые данные по заданной программе
(микропроцессоры).
Аппаратный. Состав и назначение СБИС определяется конечным приложением (программируемая логика).
Аппаратный. Состав и назначение СБИС определяется конечным приложением (программируемая логика).
Слайд 3
Двухуровневая логика
Inverting format (NOR-NOR) more effective
Every logic function can be
expressed in
sum-of-products
format (AND-OR)
minterm
Слайд 4Программируемые логические матрицы (ПЛМ)
Основой ПЛМ служит последовательность программируемых матриц элементов И
и ИЛИ. В их структуру входят также блоки входных и выходных буферных каскадов (БВх и БВых).
Слайд 6Программируемые логические матрицы (ПЛМ)
Основными параметрами ПЛМ являются число входов m, число
термов l и число выходов n.
Терм – конъюнкция, связывающая m входных переменных, представленных в прямой или инверсной форме. Число формируемых термов равно числу конъюнкторов (числу выходов матрицы И).
Термы подаются на входы дизъюнкторов (входы матрицы ИЛИ), формирующих n выходных функций.
ПЛМ реализует дизъюнктивную нормальную форму (ДНФ).
Терм – конъюнкция, связывающая m входных переменных, представленных в прямой или инверсной форме. Число формируемых термов равно числу конъюнкторов (числу выходов матрицы И).
Термы подаются на входы дизъюнкторов (входы матрицы ИЛИ), формирующих n выходных функций.
ПЛМ реализует дизъюнктивную нормальную форму (ДНФ).
Слайд 7Схемотехника ПЛМ
Упрощенный вид биполярной ПЛМ
Цепь выработки термов – диодная схема И
Матрица
ИЛИ формируется транзисторами, включенными по схеме эмитерных повторителей
Слайд 9Способы реализации
ПЛМ
ПЗУ
ПМЛ
O
1
O
2
O
3
Programmable AND array
Programmable
OR array
O
1
O
2
O
3
Programmable AND array
Fixed OR array
Слайд 11Схемотехника ПЛМ
Воспроизведение скобочных форм переключательных функций – для этого в ПЛМ
должны присутствовать обратные связи
Слайд 12Схемотехника ПЛМ
Для формирования прямого или инверсного выходного сигнала используются сумматоры по
модулю 2
Слайд 13Схемотехника ПЛМ
Расширение возможностей ПЛМ с использованием элементов ввода/вывода с тремя состояниями
Слайд 14Схемотехника ПЛМ
Добавление к комбинационной части триггеров позволяет создавать устройства с памятью
Слайд 16Дальнейшее развитие ПЛМ
Недостаток классических ПЛМ – фиксированная настройка выходных макроячеек.
Совершенствование архитектуры
выходных макроячеек привело к созданию универсальных ПЛМ.
Слайд 21Сложные программируемые логические интегральные схемы (CPLD)
СПЛИС (CPLD ) являются дальнейшим развитием
структур ПЛМ
Архитектурно CPLD состоят из центральной коммутационной матрицы, множества функциональных логических блоков (универсальных ПЛМ) и блоков ввода/вывода на периферии кристалла.
Ведущими производителями CPLD являются компании ALTERA, Xilinx, Atmel, Vantis, Cypress Semicond. и др.
Архитектурно CPLD состоят из центральной коммутационной матрицы, множества функциональных логических блоков (универсальных ПЛМ) и блоков ввода/вывода на периферии кристалла.
Ведущими производителями CPLD являются компании ALTERA, Xilinx, Atmel, Vantis, Cypress Semicond. и др.
Слайд 24Altera MAX - Способы соединений
row channel
column channel
LAB
Courtesy Altera
Array-based
(MAX 3000-7000)
Mesh-based
(MAX 9000)
Слайд 30Базовые матричные кристаллы (БМК)
БМК относятся к полузаказным ИС. Это полуфабрикат, придание
которому индивидуального характера происходит на заключительных стадиях производства СБИС.
Основа БМК – совокупность регулярно расположенных на кристалле базовых ячеек (БЯ), между которыми могут располагаться свободные зоны для создания соединений (каналы).
БЯ содержат группы нескоммутированных элементов (транзисторов, резисторов и др.).
В периферийной области кристалла располагаются ячейки ввода/вывода.
Основа БМК – совокупность регулярно расположенных на кристалле базовых ячеек (БЯ), между которыми могут располагаться свободные зоны для создания соединений (каналы).
БЯ содержат группы нескоммутированных элементов (транзисторов, резисторов и др.).
В периферийной области кристалла располагаются ячейки ввода/вывода.
Слайд 31Различные структуры БМК
Базовая ячейка (1) и каналы связи (2) БМК.
Канальная структура
БМК (а, б).
Бесканальная структура БМК (в).
Изменяемая структура БМК (г) – с переменной длиной ячейки.
Бесканальная структура БМК (в).
Изменяемая структура БМК (г) – с переменной длиной ячейки.
Слайд 32Терминология, относящаяся к БМК
Базовая ячейка (БЯ) – набор схемных элементов, регулярно
повторяющихся на определенной площади кристалла. Элементы могут быть нескоммутированными или частично скоммутированными. БЯ внутренней области называются матричными, периферийной области – периферийными.
Слайд 33Терминология, относящаяся к БМК
Способы организации ячеек БМК:
- Из элементов МБЯ может
быть сформирован один логический элемент, а для реализации более сложных функций используются несколько ячеек;
- Из элементов МБЯ может быть сформирован любой функциональный узел, а состав элементов ячейки определяется схемой самого сложного узла.
Функциональная ячейка (ФЯ) – функционально законченная схема, реализуемая путем соединения элементов в пределах одной или нескольких БЯ.
Функциональная ячейка (ФЯ) – функционально законченная схема, реализуемая путем соединения элементов в пределах одной или нескольких БЯ.
Слайд 34Терминология, относящаяся к БМК
Библиотека функциональных ячеек – совокупность ФЯ, используемых при
проектировании БИС. Создается на этапе разработки БМК и предоставляет разработчику готовые схемотехнические решения.
Эквивалентный вентиль (ЭВ) – группа элементов БМК, соответствующая возможности реализации логической функции вентиля (обычно – двухвходовый элемент И-НЕ или ИЛИ-НЕ). Используется для оценки логической емкости БМК.
Каналы трассировки – пути размещения межсоединений в БМК.
Эквивалентный вентиль (ЭВ) – группа элементов БМК, соответствующая возможности реализации логической функции вентиля (обычно – двухвходовый элемент И-НЕ или ИЛИ-НЕ). Используется для оценки логической емкости БМК.
Каналы трассировки – пути размещения межсоединений в БМК.
Слайд 36Терминология, относящаяся к БМК
Внутренняя область кристалла (ВО) окружена периферийной областью (ПО),
расположенной по краям БМК. В периферийной области расположены специальные ПБЯ, набор схемных элементов которых ориентирован на решение задач ввода/вывода сигналов, а также контактные площадки (КП).
Слайд 37Пример базовой ячейки БМК
metal-5
metal-6
Via-programmable cross-point
programmable via
Via programmable gate array
(VPGA)
Exploits regularity of
interconnect
Слайд 39Программируемые пользователем вентильные матрицы (FPGA)
Топологически сходны с канальными БМК
Во внутренней области
размещается множество регулярно расположенных идентичных конфигурируемых логических блоков (КЛБ)
Между КЛБ проходят трассировочные каналы
На периферии кристалла расположены блоки ввода\вывода
Между КЛБ проходят трассировочные каналы
На периферии кристалла расположены блоки ввода\вывода
Слайд 42Структура логического блока FPGA
Свойства и возможности FPGA зависят в первую очередь
от характера их КЛБ и системы межсоединений
В качестве КЛБ могут использоваться: - транзисторные пары (SLC – Simple Logic Cells); - мультиплексоры; - программируемые ПЗУ (LUTs – Look-Up Tables)
В качестве КЛБ могут использоваться: - транзисторные пары (SLC – Simple Logic Cells); - мультиплексоры; - программируемые ПЗУ (LUTs – Look-Up Tables)
Слайд 43Структура логического блока FPGA
Пример логического блока на основе транзисторных пар
Реализуемая функция:
Слайд 46Структура логического блока FPGA
Пример логического блока на основе мультиплексоров
Реализуемая логическая функция:
Слайд 65Дополнительные блоки FPGA
Блок интерфейса граничного сканирования (JTAG) – для отладки и
конфигурирования FPGA
Слайд 67Характеристики семейства FPGA
Микросхемы FPGA построены по SRAM-технологии и требуют загрузки управляющей
(конфигурационной) программы либо из внешнего ПЗУ, либо из другого устройства
Широко используются при построении реконфигурируемых систем, при решении задач логической эмуляции, и пр.
Широко используются при построении реконфигурируемых систем, при решении задач логической эмуляции, и пр.
Слайд 72Системы на кристалле (SoC)
Предпосылки появления «Систем на Кристалле» (System-on-Chip):
- уменьшение топологических
норм проектирования;
- повышение уровня интеграции ПЛИС (несколько млн ЭВ);
- повышение быстродействия ПЛИС (более 600 МГц).
Возможность разместить на кристалле целую систему: - процессорная часть; - память; - интерфейсные схемы и др.
Возможность разместить на кристалле целую систему: - процессорная часть; - память; - интерфейсные схемы и др.
Слайд 74Системы на кристалле (SoC)
Архитектурные особенности SoC:
- наличие универсальных программируемых блоков, позволяющих
реализовать любое устройство (generic);
- наличие специализированных областей (аппаратных ядер), выделенных на кристалле для определенных функций (hardcores).
Введение специализированных аппаратных ядер сокращает площадь кристалла при реализации сложных функций и увеличивает быстродействие.
Введение специализированных аппаратных ядер сокращает площадь кристалла при реализации сложных функций и увеличивает быстродействие.
Слайд 75Системы на кристалле (SoC)
К специализированным ядрам относятся:
- блоки ОЗУ с возможностью
изменения организации памяти, выбора асинхронного и синхронного режима работы и др.;
- умножители;
- схемы интерфейса (JTAG, PCI и пр.);
- схемы формирования тактовых сигналов (PLL, DLL).
Слайд 77Структура SoC XILINX
Xilinx Vertex-II Pro
Courtesy Xilinx
High-speed I/O
Embedded PowerPc
Embedded memories
Hardwired multipliers
FPGA Fabric
Слайд 95Программируемые аналоговые интегральные схемы (ПАИС)
Соотношение между сопротивлением (R) и зарядом (Q):
-
сопротивление это отношение напряжения (V) к току (I);
- ток это скорость изменения заряда.
Слайд 97Переключамый конденсатор как резистор
Сопротивление обратно пропорционально емкости и частоте
Отношение сопротивлений
зависит только от отношения емкостей
Резистор можно заменить конденсатором
Особенности: - зависимость от частоты; - изменение фазы
Резистор можно заменить конденсатором
Особенности: - зависимость от частоты; - изменение фазы
Слайд 100Дискретизация входного сигнала
Входной и выходной сигналы обрабатываются в разные моменты времени
Удобно
для создания устройств дискретизации (напр. – АЦП)
Слайд 102Переключаемые конденсаторы – базовый элемент ПАИС
Они позволяют реализовывать:
- изменение коэффициента усиления
операционных усилителей;
- регулировать скорость нарастания фронта сигнала;
- выполнять фильтрацию аналогового сигнала;
- создавать устройства дискретизации входного сигнала и т.д.
Слайд 103Простые ПАИС
Схема простой ПАИС ispPAC10 фирмы Lattice Semi
Позволяет создавать различные усилители,
интеграторы, простые фильтры
Слайд 106Простые ПАИС
Специализированная ПАИС (ispPAC80) – предназначена для реализации ФНЧ 5-го порядка
Слайд 112Программируемые матрицы смешанной архитектуры
В их состав обычно включают:
- аппаратно реализованное процессорное
ядро;
- программируемые цифровые блоки;
- программируемые аналоговые блоки;
- специализированные блоки
