Л е к ц и я 8ПЛИС семейства VIRTEX презентация

VIRTEX

семейства Virtex

блочной памяти Соотношение шин адреса и данных

Блок памяти

подключаться:

резистор, соединенный с шиной «земля» (pull-down),

резистор, соединенный с шиной питания (pull-up),

маломощная схема удержания последнего состояния (week-keeper).

Выходные совместимые стандарты

- КЛБ (в английском варианте configurable logic block – CLB). КЛБ являются основными элементами, на основе которых реализуется вся логика,

блок ввода-вывода - БВВ (в английском варианте Input/Output Blocks - IOB). БВВ осуществляют интерфейс между контактами микросхемы и КЛБ.


Элементы, которые соединяются с матрицей GRM:


специальные блоки памяти (BRAMs) размером 4096 бит каждый,

четыре модуля автоподстройки задержек (DLL), предназначенных для компенсации задержек тактовых сигналов, а также деления, умножения и сдвига фазы тактовых частот,

буферы с тремя состояниями (BUFT), которые расположены вблизи каждого КЛБ и управляют горизонтальным сегментированным трассам.

большой ёмкости, программируемые пользователем логические интегральные схемы с архитектурой FPGA (Field Programmable Gate Arrays):

Ёмкость от 50К до 1М системных вентилей

Системная производительность до 200 МГц

Совместимы с шиной PCI 66 МГЦ

Поддерживают функцию Hot-swap для Compact PCI

высокопроизводительных стандартов ввода – вывода

Прямое подключение к ZBTRAM устройствам

Встроенные цепи управления тактированием:

Четыре встроенных модуля автоподстройки задержек (DLL - delay-locked loop) для расширенного управления тактовыми сигналами

Четыре глобальные сети распределения тактовых сигналов с малым разбросом фронтов, плюс 24 локальные тактовые сети

Иерархическая система элементов памяти:

На базе 4-входовых генераторов функций (4-LUT – Look-Up Table), конфигурируемых либо как 16-ти битовая RAM (Random Access Memory), либо как 16-ти битовая двухпортовая RAM, либо как 16-ти битовый сдвиговый регистр

Встроенная блочная память, каждый блок конфигурируется как синхронная двухпортовая RAM ёмкостью 4 Кбит

Быстрые интерфейсы к внешней высокопроизводительной RAM

упаковки логики:

Специальная логика ускоренного переноса для высокоскоростных арифметических операций

Специальная поддержка умножителей

Каскадируемые цепочки для функций с большим количеством входов

Многочисленные регистры/защелки с разрешением тактирования и синхронные/асинхронные цепи установки и сброса

Внутренние шины с тремя состояниями

Логика периферийного сканирования в соответствии со стандартом IEEE1149.1

Датчик температуры кристалла

Проектирование осуществляется пакетами программного обеспечения Foundation и Alliance Series, работающими на ПК или рабочей станции

загружается в кристалл после включения питания автоматически или принудительно:

Неограниченное число циклов загрузки

Четыре режима загрузки

Производятся по технологии 0.22 мкм к-МОП с 5-тислойной металлизацией на основе статического ОЗУ

100% фабричное тестирование