Роль ВятГУ в развитии биотехнологии Кировской области Пименов Евгений Васильевич презентация

Васильевич

II Международная конференция биотехнологов «Международное сотрудничество и развитие биотехнологий в Кировской области»

Министерство образования и науки Российской Федерации

Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования «Вятский государственный университет»

Владимир Сергеевич ФГБОУ ВПО «Вятский государственный университет»

- Реконфигурируемость микроархитектуры операционной части процессора за счет динамической настройки вычислительных ядер на выполнение требуемого набора арифметико-логических операций: сложение, вычитание, умножение, деление и так далее;
- все арифметические операции реализуются с использованием конвейерной техники вычислений;
- скорость выполнения всех операций обеспечена на частоте базового элемента;
- обеспечена поддержка вычислений в форматах данных 32,- 64,- 128- разрядными числами с фиксированной запятой за счет обеспечения возможности динамического конфигурирования операционной части – разбиения среды на независимые процессорные ядра, причем, «влет»: а) одного 128- разрядного ядра процессора; б) двух 64- разрядных процессорных ядер; в) четырех 32- разрядных процессорных ядер;
- за счет реконфигурации микроархитектуры однородной вычислительной среды процессорных ядер обеспечиваются также и выполнение всех арифметических операции в традиционной позиционной системе счисления;
- обеспечиваются аппаратные преобразования кодов чисел из ППС в СОК и наоборот со скоростью работы ядер процессора.

параллельную обработку информации в базисе модулярной арифметики по пяти основаниям.

фиксированной запятой за счет обеспечения возможности динамического конфигурирования операционной части:

а) одного 128- разрядного ядра процессора;

б) двух 64- разрядных процессорных ядер;

в) четырех 32- разрядных процессорных ядер.

расслоения памяти.
Поддерживается режим параллельной работы КЭШ памяти с четырьмя потоками данных.
Поддерживается триальный режим работы КЭШ памяти с динамическим переключением банков.

арифметико-логических операций: сложение, вычитание, умножение, деление нацело и т.д.

Схема структурная вычислительного ядра

операции вычитания по модулю 5

базового элемента: TБЭ=tDFF+max{tAND;tXOR}.

со скоростью работы ядер процессора.

Схема структурная преобразователя кодов ПСС-СОК

в САПР
Quartus II Web Edition фирмы Altera

вычетов, так и конвейерный параллелизм внутри каждого вычислительного модуля

2. В конвейерном режиме результат любой арифметический операции доступен каждый такт работы ядра

3. Скорость выполнения всех операций равна скорости срабатывания одного логического элемента

вычисления, в случае расширения диапазона представления чисел

5. Становится возможным реализовать вычисления с переменной разрядностью операндов, выделяя для этого группы вычислительных модулей