Clock_RD <= RD_CLK;
else
Clock_RD <= 1'b0;
end
end
Модели аппаратуры
- Главная
- Разное
- Дизайн
- Бизнес и предпринимательство
- Аналитика
- Образование
- Развлечения
- Красота и здоровье
- Финансы
- Государство
- Путешествия
- Спорт
- Недвижимость
- Армия
- Графика
- Культурология
- Еда и кулинария
- Лингвистика
- Английский язык
- Астрономия
- Алгебра
- Биология
- География
- Детские презентации
- Информатика
- История
- Литература
- Маркетинг
- Математика
- Медицина
- Менеджмент
- Музыка
- МХК
- Немецкий язык
- ОБЖ
- Обществознание
- Окружающий мир
- Педагогика
- Русский язык
- Технология
- Физика
- Философия
- Химия
- Шаблоны, картинки для презентаций
- Экология
- Экономика
- Юриспруденция
Модели аппаратуры презентация
Содержание
Верификация моделей аппаратуры Верификация и тестирование занимает до 70% времени разработки: проверяются алгоритмы; проверяется кодирование алгоритмов; проверяется соединение блоков и т.д.
Слайд 1always @(RD_CLK)
begin
if(ok_read) begin
if (!CE_N_RD ||
CE_N_RD === 1'bx)
Clock_RD <= RD_CLK;
else
Clock_RD <= 1'b0;
end
end
Clock_RD <= RD_CLK;
else
Clock_RD <= 1'b0;
end
end
Слайд 2Верификация моделей аппаратуры
Верификация и тестирование занимает до 70% времени разработки:
проверяются алгоритмы;
проверяется
кодирование алгоритмов;
проверяется соединение блоков и т.д.
проверяется соединение блоков и т.д.
Слайд 4
Уровни верификации микропроцессоров
lui s1, 0xdead
ori s1, s1, 0x0
lui s3, 0xbeef
ori s3,
s3, 0xf
add v0, a0, a2
sub t1, t3, t5
add t7, s1, s3
add v0, a0, a2
sub t1, t3, t5
add t7, s1, s3
Системный уровень
Модульный уровень
Модель микропроцессора тестируется целиком
с помощью тестовых программ
Тестируется модель отдельного модуля
через входные и выходные сигналы
